module Decimator_1 # (parameter word_length = 8)( output reg [word_length-1: 0 data_out, input [word_length-1: 0 data_in, hold, input clock, input reset); always @ (posedge clock) if (reset) data_out <= 0; else if (hold) data_out <= data_out; else data_out <= data_in; endmodule

这是一个Verilog HDL语言的模块，名为Decimator_1，它有一个参数word_length默认值是8，一个输出端口data_out，一个输入端口data_in，一个输入端口hold，一个输入端口clock和一个输入端口reset。在时钟的上升沿时，如果reset为1，则将data_out重置为0；如果hold为1，则data_out保持不变；否则，data_out被更新为data_in的值。这个模块实现了一个简单的数据降采样器，它可以将输入数据的采样率从高到低进行降采样。