verilog 32位crc计算

以下是一个简单的 Verilog 代码，用于计算 32 位 CRC：

module crc32 (
  input [31:0] data_in,
  input clk,
  input reset,
  output reg [31:0] crc_out
);

reg [31:0] crc;

always @(posedge clk) begin
  if (reset) begin
    crc <= 32'hFFFFFFFF;
  end else begin
    crc <= crc ^ data_in; // XOR the data with the CRC
    for (int i = 0; i < 32; i++) begin
      if (crc[31]) begin
        crc <= {crc[30:0], 1'b0} ^ 32'h04C11DB7; // CRC-32 polynomial
      end else begin
        crc <= {crc[30:0], 1'b0};
      end
    end
  end
end

assign crc_out = ~crc; // Invert CRC before output

endmodule

该代码使用 CRC-32 标准多项式 0x04C11DB7 进行计算。输入数据 `data_in` 是 32 位，时钟信号 `clk` 用于同步计算，重置信号 `reset` 用于清除 CRC 寄存器，输出信号 `crc_out` 是计算后的 32 位 CRC 值。