生成AXI读操作和写操作的task的Verilog语句

以下是一个简单的 Verilog 代码，用于生成 AXI 读写操作的 task：

task axi_read(input logic [31:0] addr, output logic [31:0] data);
  reg valid;
  reg [31:0] rdata;

  begin
    // 发送 AXI 读请求
    axi_arvalid <= 1;
    axi_araddr <= addr;
    repeat (5) @(posedge axi_aclk);
    axi_arvalid <= 0;

    // 等待 AXI 读响应
    repeat (5) @(posedge axi_aclk);
    while (!axi_arready) @(posedge axi_aclk);

    // 读取数据
    axi_rready <= 1;
    repeat (5) @(posedge axi_aclk);
    valid = axi_rvalid;
    rdata = axi_rdata;
    axi_rready <= 0;

    // 输出数据
    if (valid) begin
      data = rdata;
      $display("AXI read: addr=%h, data=%h", addr, data);
    end else begin
      $display("AXI read failed: addr=%h", addr);
    end
  end
endtask

task axi_write(input logic [31:0] addr, input logic [31:0] data);
  reg valid;

  begin
    // 发送 AXI 写请求
    axi_awvalid <= 1;
    axi_awaddr <= addr;
    repeat (5) @(posedge axi_aclk);
    axi_awvalid <= 0;

    // 发送 AXI 写数据
    axi_wvalid <= 1;
    axi_wdata <= data;
    axi_wstrb <= '1;
    repeat (5) @(posedge axi_aclk);
    axi_wvalid <= 0;
    axi_wstrb <= '0;

    // 等待 AXI 写响应
    repeat (5) @(posedge axi_aclk);
    while (!axi_bready) @(posedge axi_aclk);

    // 输出结果
    $display("AXI write: addr=%h, data=%h", addr, data);
  end
endtask

您可以使用这两个 task 来进行 AXI 读写操作，并在需要时更改输入参数。需要注意的是，在使用这些 task 之前，您需要先定义 AXI 总线的信号和时钟。