请给出输入频率为50Mhz,输出频率为1.6Ghz-2.0Ghz的电荷泵锁相环的行为级建模Verilog-啊代码

以下是一个简单的电荷泵锁相环的Verilog行为级建模代码，其输入频率为50MHz，输出频率为1.6GHz-2.0GHz。

module charge_pump_pll (
    input clk,                 // 输入时钟信号，50MHz
    output reg locked,         // 锁定信号
    output reg [7:0] div_out   // 输出分频器输出频率，1.6GHz-2.0GHz
);

// 参数定义
parameter CP_GAIN = 2;        // 电荷泵增益
parameter CP_THR = 3;         // 电荷泵阈值
parameter CP_POL = 1;         // 电荷泵极性，1代表正向，-1代表反向
parameter FREQ_MIN = 1600;    // 输出频率下限，1.6GHz
parameter FREQ_MAX = 2000;    // 输出频率上限，2.0GHz

reg [31:0] count;             // 计数器
reg [31:0] phase_accum;       // 相位累加器
reg [31:0] phase_inc;         // 相位增量

reg charge_pump_out;          // 电荷泵输出

always @(posedge clk) begin
    count <= count + 1;       // 计数器自增
    phase_accum <= phase_accum + phase_inc;  // 相位累加器自增

    // 电荷泵输出
    if (phase_accum >= CP_THR) begin
        charge_pump_out <= CP_POL;
        phase_accum <= phase_accum - CP_THR;
    end else begin
        charge_pump_out <= ~CP_POL;
    end

    // 相位增量计算
    phase_inc <= (count * CP_GAIN) + (charge_pump_out * CP_GAIN);

    // 输出频率计算
    div_out <= 125000000 / (FREQ_MIN + phase_inc);  // 125000000是50MHz的倍数

    // 判断输出频率是否在范围内
    if (div_out >= FREQ_MIN && div_out <= FREQ_MAX) begin
        locked <= 1'b1;       // 锁定
    end else begin
        locked <= 1'b0;       // 未锁定
    end
end

endmodule