请用system verilog 写一个 并行执行的例子

以下是一个简单的 SystemVerilog 例子，展示了如何使用并行块并行执行两个任务：

module parallel_example;

  // input and output ports
  input logic clk;
  input logic start;
  output logic done;

  // variables to be used in the tasks
  logic [7:0] data1;
  logic [7:0] data2;

  // parallel task 1
  task parallel_task1;
    begin
      // do some work
      for (int i = 0; i < 100; i++) begin
        data1 <= i;
        #1;
      end
    end
  endtask

  // parallel task 2
  task parallel_task2;
    begin
      // do some work
      for (int i = 0; i < 50; i++) begin
        data2 <= i * 2;
        #2;
      end
    end
  endtask

  // main logic
  initial begin
    // initialize variables
    data1 <= 0;
    data2 <= 0;
    done <= 0;

    // start parallel tasks
    fork
      parallel_task1();
      parallel_task2();
    join_any

    // wait for start signal
    repeat(10) @(posedge clk);

    // do some work
    for (int i = 0; i < 200; i++) begin
      // do something with data1 and data2
      #1;
    end

    // set done signal
    done <= 1;
  end

endmodule

在这个例子中，我们定义了两个并行任务 `parallel_task1` 和 `parallel_task2`。这些任务在 `fork` 和 `join_any` 语句中并行执行。在主逻辑中，我们等待 `start` 信号，然后执行一些工作，并将 `done` 信号设置为 1。

请注意，这只是一个简单的例子。在实际应用中，您可能需要使用更复杂的同步机制来确保正确的并行执行。