2. 实现JK触发器的Verilog代码和对应的testbench

下面是JK触发器的Verilog代码和对应的testbench：

// JK触发器
module JK_trigger(
  input J, // J输入
  input K, // K输入
  input clk, // 时钟输入
  input rst, // 复位输入
  output reg Q // Q输出
);

  // 在时钟上升沿触发
  always @(posedge clk or negedge rst) begin
    if(rst == 0) // 复位
      Q <= 0;
    else if(J == 1 && K == 0) // J置1
      Q <= 1;
    else if(J == 0 && K == 1) // K置1
      Q <= 0;
    else if(J == 1 && K == 1) // J和K都置1，反转
      Q <= ~Q;
  end

endmodule

// JK触发器测试
module JK_trigger_tb;

  reg J;
  reg K;
  reg clk;
  reg rst;
  wire Q;

  // 实例化JK触发器
  JK_trigger JK_trigger_inst(
    .J(J),
    .K(K),
    .clk(clk),
    .rst(rst),
    .Q(Q)
  );

  // 时钟信号
  always #5 clk = ~clk;

  // 初始化
  initial begin
    clk = 0;
    rst = 1;
    J = 0;
    K = 0;
    #10 rst = 0;
  end

  // 测试用例1：J=1, K=0
  initial begin
    #15 J = 1;
    #10 J = 0;
    #10 J = 1;
    #10 J = 0;
    #10 J = 1;
  end

  // 测试用例2：J=0, K=1
  initial begin
    #20 K = 1;
    #10 K = 0;
    #10 K = 1;
    #10 K = 0;
    #10 K = 1;
  end

  // 测试用例3：J=1, K=1
  initial begin
    #25 J = 1;
    #5 K = 1;
    #10 J = 0;
    #10 K = 0;
    #10 J = 1;
    #10 K = 1;
  end

endmodule

在testbench中，我模拟了三个测试用例来验证JK触发器的功能是否正确。其中，用例1测试了J置1的情况，用例2测试了K置1的情况，用例3测试了J和K都置1的情况。在每个测试用例中，我都使用了一些延迟，以便观察Q输出的变化情况。