实现上述题目的testbench代码

以下是一个基于Verilog的优先编码器的testbench代码：

`timescale 1ns / 1ps

module priority_encoder_tb;

reg A, B, C;
wire [1:0] Y;

priority_encoder pe(A, B, C, Y);

initial begin
   $dumpfile("priority_encoder_tb.vcd");
   $dumpvars(0, priority_encoder_tb);
   
   A = 0;
   B = 0;
   C = 0;
   
   #10;
   
   A = 1;
   
   #10;
   
   A = 0;
   B = 1;
   
   #10;
   
   A = 1;
   B = 1;
   
   #10;
   
   A = 0;
   B = 0;
   C = 1;
   
   #10;
   
   A = 1;
   B = 0;
   C = 1;
   
   #10;
   
   A = 0;
   B = 1;
   C = 1;
   
   #10;
   
   A = 1;
   B = 1;
   C = 1;
   
   #10;
   
   $finish;
end

endmodule

解析：

1. 定义一个testbench模块，包含3个输入端口A、B、C，以及一个2位输出端口Y。使用wire类型的线路变量来连接被测模块的输出端口Y。

2. 实例化优先编码器模块priority_encoder，并将A、B、C三个输入端口连接到对应的testbench模块的输入端口。

3. 在initial块中，对A、B、C三个输入信号进行赋值，模拟电话的不同优先级信号输入情况。

4. 在每次输入信号后，使用#10延时10个时间单位，等待优先编码器模块进行编码运算。

5. 在仿真结束时，使用$finish结束仿真过程。

6. 在测试过程中，使用$dumpfile和$dumpvars来生成波形文件。

这样，可以对优先编码器模块进行仿真测试，验证其编码控制功能是否正确。