用Verilog写一个异步FIFO

以下是一个基本的异步FIFO的Verilog代码：

module async_fifo (
input clk,
input rst,
input wr_en,
input rd_en,
input [7:0] data_in,
output [7:0] data_out,
output empty,
output full
);

parameter WIDTH = 8;
parameter DEPTH = 16;

reg [WIDTH-1:0] mem [DEPTH-1:0];
reg [3:0] wr_ptr = 0;
reg [3:0] rd_ptr = 0;
reg [3:0] count = 0;

assign empty = (count == 0);
assign full = (count == DEPTH);

always @(posedge clk) begin
if (rst) begin
wr_ptr <= 0;
rd_ptr <= 0;
count <= 0;
end else begin
if (wr_en && !full) begin
mem[wr_ptr] <= data_in;
wr_ptr <= wr_ptr + 1;
count <= count + 1;
end
if (rd_en && !empty) begin
data_out <= mem[rd_ptr];
rd_ptr <= rd_ptr + 1;
count <= count - 1;
end
end
end

endmodule

在这个代码中，我们定义了一个异步FIFO模块，有以下输入和输出：

输入：

- clk：时钟信号。
- rst：复位信号。
- wr_en：写入使能信号。
- rd_en：读取使能信号。
- data_in：写入数据。
- data_out：读取数据。

输出：

- empty：FIFO是否为空。
- full：FIFO是否为满。

我们还定义了两个参数：

- WIDTH：数据宽度，默认为8。
- DEPTH：FIFO深度，默认为16。

在模块中，我们使用了一个深度为DEPTH的内存数组mem，用于存储数据。我们使用了三个寄存器wr_ptr、rd_ptr和count：

- wr_ptr：写指针，指向下一个可写入的位置。
- rd_ptr：读指针，指向下一个可读取的位置。
- count：FIFO中当前存储的数据数量。

在时钟上升沿时，我们检查复位信号rst是否为1，如果是，则将指针和计数器重置为0。否则，我们检查写入和读取使能信号，以及FIFO是否已满或为空。如果写入使能信号为1且FIFO不满，则将写入数据存储到mem数组中的下一个可写入位置，并将写指针和计数器加1。如果读取使能信号为1且FIFO不为空，则将mem数组中的下一个可读取位置的数据读取到data_out中，并将读指针和计数器减1。