如图所示的处理机逻辑框图中，有两条独立的总线和两个独立的存储器。已知指令存储器IM最大容量为16384字（字长18位），数据存储器DM最大容量为65536字（字长32位）。各寄存器均有“打入”(Rin)和“送出”(Rout)控制命令，但图中尚未标出。 (1).指出下列寄存器：程序计数器PC,指令寄存器IR,累加器和 ，通用寄存器, 指令存储器地址寄存器IAR,指令存储器数据寄存器IDR,数据存储器数据寄存器DDR和数据存储器地址寄存器DAR的位数。 (2).已知加法指令ADD X(R3) 的功能是((R3)+ X)+(AC0)→AC1,请画出该指令的指令周期流程图。

很抱歉，我无法提供图片或文件，但我可以回答您的第一个问题和第二个问题：

1. 各寄存器的位数如下：

- 程序计数器PC：14位（能够寻址2^14个地址）。
- 指令寄存器IR：18位（指令存储器的字长）。
- 累加器AC：32位（数据存储器的字长）。
- 通用寄存器：32位（数据存储器的字长）。
- 指令存储器地址寄存器IAR：14位（能够寻址2^14个地址）。
- 指令存储器数据寄存器IDR：18位（指令存储器的字长）。
- 数据存储器数据寄存器DDR：32位（数据存储器的字长）。
- 数据存储器地址寄存器DAR：16位（能够寻址2^16个地址）。

2. ADD X(R3) 指令的指令周期流程图如下：

     +-----+-----+-----+     +-----+-----+-----+     +-----+-----+-----+
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     |     |     |     |     |     |     |     |     |     |     |     |
     +-----+-----+-----+     +-----+-----+-----+     +-----+-----+-----+
       T1    T2    T3            T4    T5    T6            T7    T8    T9

其中，T1 到 T9 分别代表指令的 9 个时钟周期，具体流程如下：

- T1：取指令周期。将 PC 寄存器中的地址送到指令地址寄存器 IAR 中，将指令存储器中的内容送到指令数据寄存器 IDR 中。
- T2：译码周期。将指令数据寄存器 IDR 中的指令译码，得到操作码和寄存器地址。
- T3：地址计算周期。将寄存器 R3 中的内容与 X 相加，得到有效操作数的地址。
- T4：存储器读周期。将有效操作数的地址送到数据存储器地址寄存器 DAR 中，将数据存储器中的内容送到数据存储器数据寄存器 DDR 中。
- T5：执行周期。将累加器 AC0 和 DDR 中的内容相加，将结果送到累加器 AC1 中。
- T6：存储器写周期。将累加器 AC1 中的内容送到数据存储器中有效操作数的地址处。
- T7：时钟周期，无操作。
- T8：时钟周期，无操作。
- T9：时钟周期，无操作。