Verilog设计一个8位二进制加法器带异步复位端口

module adder(
input clk, // 时钟信号
input rst, // 复位信号
input [7:0] a, // 第一个加数
input [7:0] b, // 第二个加数
output reg [7:0] sum // 和
);

// 异步复位
always @(posedge clk, negedge rst) begin
if (rst == 0) begin
sum <= 8'b0;
end else begin
sum <= a + b;
end
end

endmodule