verilog 八分频代码怎么写？

下面是一个简单的 Verilog 八分频代码示例：

module clk_divider(
  input clk_in,
  output reg clk_out
);

reg [2:0] count;

always @(posedge clk_in) begin
  count <= count + 1;
  if (count == 3) begin
    clk_out <= ~clk_out;
    count <= 0;
  end
end

endmodule

上述代码中，输入时钟 `clk_in` 作为时钟触发器的时钟，每当 `clk_in` 上升沿触发时，计数器 `count` 加 1。当 `count` 到达 3 时，计数器清零，并且输出时钟 `clk_out` 反转。通过这种方式，输出时钟 `clk_out` 的频率将是输入时钟 `clk_in` 的八分之一。