用Verilog HDL实现一位二进制全减器

下面是用 Verilog HDL 实现一位二进制全减器的代码：

module full_subtractor(A, B, Bin, D, Bout);
  input A, B, Bin;
  output D, Bout;

  assign D = A ^ B ^ Bin;
  assign Bout = (~A & B) | ((~A | ~B) & Bin);
endmodule

其中，`A` 和 `B` 是要相减的两个二进制数的位，`Bin` 是借位输入，`D` 是差值的结果，`Bout` 是借位输出。`^` 表示异或运算，`~` 表示取反运算，`&` 表示与运算，`|` 表示或运算。