verilog 计数器范例

以下是一个简单的Verilog计数器范例：

module counter (
input clk, // 时钟信号
input rst, // 复位信号
output reg [7:0] count // 输出计数值，使用8位寄存器
);

always @(posedge clk or posedge rst) begin
if (rst) // 复位信号为高电平时，计数值清零
count <= 8'b0;
else
count <= count + 1; // 每次时钟上升沿，计数值加1
end

endmodule

该计数器模块使用一个时钟信号和一个复位信号作为输入，使用一个8位寄存器保存计数值，并且在每个时钟上升沿时将计数值加1。当复位信号为高电平时，计数值会被清零。