帮我用Verilog语言：设计一个总线上的dmi

Verilog是一种用于描述电子系统行为的高级硬件描述语言（HDL）。

下面是如何设计一个总线上的dmi的Verilog代码示例：

module dmi (input wire clk, input wire reset,
            input wire [31:0] addr, input wire [31:0] data_in,
            output reg [31:0] data_out, output wire rd_wr);
  
  reg [31:0] dmi_mem [0:4095];
  
  always @(posedge clk) begin
    if (reset) begin
      data_out <= 0;
    end else if (rd_wr) begin
      data_out <= dmi_mem[addr];
    end else begin
      dmi_mem[addr] <= data_in;
    end
  end
endmodule

这是一个简单的dmi的实现，它将在总线上读取或写入数据。该模块接受时钟，复位，地址，输入数据和读/写控制信号作为输入，并生成输出数据和读/写控制信号。