在system Verilog中function automatic logic [15:0] CalcCrcDAT(input [15:0] crc, input inbit); return {crc[14:0],crc[15]^inbit} ^ {3'b0,crc[15]^inbit,6'b0,crc[15]^inbit,5'b0}; endfunction task cmd_53_wr_dat_gen; input [9:0] num; reg [7:0] wr_data; reg dat_part_select; integer k; reg [15:0] crc [3:0]; begin @(negedge clk); dat_en <= 1'b1; dat_d <= 4'h0; wr_data<= 8'd1; dat_part_select <= 1'b0; for(int j = 0; j < 4; j++) crc[j] <= CalcCrcDAT(crc[j],1'b0); for (k=0;k<num * 2;k=k+1) begin @(negedge clk); dat_en <= 1'b1; dat_part_select <= ~dat_part_select; if(dat_part_select) begin dat_d <= wr_data[7:4]; for(int j = 0; j < 4; j++) crc[j] <= CalcCrcDAT(crc[j],wr_data[j+4]); end else begin dat_d <= wr_data[3:0]; wr_data <= wr_data + 1'b1; for(int j = 0; j < 4; j++) crc[j] <= CalcCrcDAT(crc[j],wr_data[j+4]); end end @(negedge clk); dat_en <= 1'b1; dat_d <= 4'hf; @(negedge clk); dat_en <= 1'b0; dat_d <= 4'hf; end endtask中为什么crc一直为不定态

根据代码，可以看到在task `cmd_53_wr_dat_gen` 中，`crc` 是一个数组，但是在初始化时并没有对其进行赋值。因此，最初 `crc` 数组的值是不确定的。

在代码的循环中，使用了 `CalcCrcDAT` 函数对 `crc` 进行更新，但是由于 `crc` 最初的值不确定，因此在更新时可能会出现错误，导致 `crc` 的值一直是不确定的。

为了解决这个问题，可以在 `cmd_53_wr_dat_gen` 中对 `crc` 数组进行初始化，或者在声明 `crc` 时给定初始值。