按键按下一次传出1，再按传出0，Verilog

一个简单的 Verilog 代码实现按键按下一次传出1，再按传出0：

module button(input clk, input btn, output reg out);

  reg btn_state;
  
  always @(posedge clk) begin
    if(btn_state == 0 && btn == 1) begin
      out <= 1;
      btn_state <= 1;
    end else if(btn_state == 1 && btn == 0) begin
      out <= 0;
      btn_state <= 0;
    end
  end

endmodule

这个代码使用一个状态机来跟踪按钮的状态，当按钮从未按到按下时，输出为 1，当按钮再次按下时，输出为 0。