verilog实现格雷编码，并编写testbench文件

下面是 Verilog 实现格雷编码的示例代码及其对应的 testbench 文件。

module gray_encoder(input [3:0] binary, output reg [3:0] gray);

always @ (binary) begin
    gray[3] = binary[3];
    gray[2] = binary[3] ^ binary[2];
    gray[1] = binary[2] ^ binary[1];
    gray[0] = binary[1] ^ binary[0];
end

endmodule

module gray_encoder_tb;

reg [3:0] binary;
wire [3:0] gray;

gray_encoder ge(
    .binary(binary),
    .gray(gray)
);

initial begin
    $dumpfile("gray_encoder_tb.vcd");
    $dumpvars(0, gray_encoder_tb);

    binary = 0;
    #10;
    binary = 1;
    #10;
    binary = 3;
    #10;
    binary = 2;
    #10;
    binary = 6;
    #10;
    binary = 7;
    #10;
    binary = 5;
    #10;
    binary = 4;
    #10;
    binary = 12;
    #10;
    binary = 13;
    #10;
    binary = 15;
    #10;
    binary = 14;
    #10;
    binary = 10;
    #10;
    binary = 11;
    #10;
    binary = 9;
    #10;
    binary = 8;
    #10;

    $finish;
end

endmodule

testbench 文件中，我们通过改变输入 binary 的值来测试 gray_encoder 模块的输出。在模块实例化时，我们使用了 wire 类型的 gray 信号，这是因为它是模块的输出，而不是输入。我们还在 initial 块中使用了 $dumpfile 和 $dumpvars 系统任务，以便在仿真时生成波形文件。

注意，在 gray_encoder 模块中使用了 always @ (binary) 语句，这意味着 gray 信号会根据输入信号 binary 的变化而更新。