首先 count 取 0；  rst、en 和 d 取 count 的低 3 位值；count 自加 1，延时 20ns，循环 这个过程，直到 count 等于 8；最后停止。的VHDL代码

以下是符合要求的 VHDL 代码：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity counter is
    port (
        clk : in std_logic;
        rst : in std_logic;
        en : in std_logic;
        d   : out std_logic_vector(2 downto 0)
    );
end entity;

architecture behavioral of counter is
    signal count : unsigned(2 downto 0) := (others => '0');
begin
    process(clk)
    begin
        if rising_edge(clk) then
            if rst = '1' then
                count <= (others => '0');
            elsif en = '1' then
                count <= count + 1;
                d <= std_logic_vector(count(2 downto 0));
                if count = 7 then
                    wait for 20 ns;
                    count <= (others => '0');
                end if;
            end if;
        end if;
    end process;
end architecture;

该代码定义了一个名为 `counter` 的实体，其中包括时钟 `clk`、复位信号 `rst`、使能信号 `en` 以及输出信号 `d`。内部定义了一个名为 `count` 的无符号数，用于计数器的计数。

在时钟上升沿的时候，如果复位信号 `rst` 为高电平，则计数器清零；如果使能信号 `en` 为高电平，则计数器加 1。同时，将计数器的低 3 位赋值给输出信号 `d`。当计数器等于 7 时，延时 20ns，并将计数器清零，完成一次循环。

注意，由于 `wait` 语句是一个阻塞式语句，会暂停当前进程，因此必须放在时钟上升沿的敏感列表之外。