HLS实现两个输入数组相加

HLS（High-Level Synthesis）是一种高层次综合技术，可以将C、C++、SystemC等高级语言代码自动转换成硬件描述语言，从而加速FPGA的设计和实现。下面是一个简单的HLS代码，实现两个输入数组相加：

#include <hls_stream.h>

const int N = 100;

void add_arrays(int A[N], int B[N], int C[N]) {
#pragma HLS INTERFACE s_axilite port=return bundle=CRTL_BUS
#pragma HLS INTERFACE axis port=A
#pragma HLS INTERFACE axis port=B
#pragma HLS INTERFACE axis port=C
    int temp;
    for (int i = 0; i < N; i++) {
#pragma HLS PIPELINE
        temp = A[i] + B[i];
        C[i] = temp;
    }
}

该代码定义了一个函数`add_arrays`，其输入为两个长度为N的整型数组`A`和`B`，输出为一个长度为N的整型数组`C`。`#pragma HLS INTERFACE`用于定义函数的输入和输出接口。`#pragma HLS PIPELINE`用于并行化循环计算，提高运行效率。

在Vivado HLS中，可以将该代码复制粘贴到一个新的工程中，进行综合和生成IP核。最后在Vivado中调用该IP核，即可实现两个输入数组相加的功能。