verilog HDL编写信号发生器

下面是一个简单的 Verilog HDL 信号发生器的例子：

module signal_generator(
    input clk,       // 时钟信号
    input rst,       // 复位信号
    output reg out   // 输出信号
);

// 定义计数器
reg [7:0] count;

// 初始化计数器和输出信号
initial begin
    count <= 0;
    out <= 0;
end

// 每个时钟周期计数器加1，当计数器达到一个特定值时，输出信号取反
always @(posedge clk or posedge rst) begin
    if (rst) begin
        count <= 0;
        out <= 0;
    end else begin
        count <= count + 1;
        if (count == 8'hFF) begin
            out <= ~out;
            count <= 0;
        end
    end
end

endmodule

这个例子使用一个 8 位计数器来生成一个周期为 256 个时钟周期的方波信号。当计数器达到最大值时，输出信号会取反。可以根据需要调整计数器的位宽和最大值来生成不同频率和占空比的信号。同时，可以在 `always` 块中添加其他逻辑来生成更复杂的信号。