fpga nco核的时钟可以由PLL倍频产生嘛
时间: 2023-05-25 10:06:08 浏览: 350
pll.rar_fpga pll_pll fpga_pll倍频_verilog实现pll_时钟分频倍频
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是的,FPGA NCO核的时钟可以由PLL倍频产生。PLL(Phase-Locked Loop)是一种电路,可以将一个输入时钟信号的频率变成另一个输出时钟信号的频率,而且输出的时钟信号的相位和输入时钟信号的相位保持一致。因此,将PLL与NCO核组合起来,就可以实现对NCO核的时钟进行倍频、分频等操作,以满足不同的应用需求。
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