用verilog语言写出可以调时间的数字钟，还需要用到蜂鸣器

以下是一个简单的数字钟的Verilog代码，其中包含一个能调整时间的计数器模块和一个控制蜂鸣器响铃的模块。此外，还需要一个时钟信号（例如50MHz），以便可以精确计时。

module digital_clock (
  input clk,
  input rst,
  output reg [3:0] hour,
  output reg [5:0] minute,
  output reg [5:0] second,
  output reg beep
);

reg [3:0] hour_count = 0;
reg [5:0] minute_count = 0;
reg [5:0] second_count = 0;
reg beep_on = 0;

// Counter module
always @(posedge clk or posedge rst) begin
  if (rst) begin
    hour_count <= 0;
    minute_count <= 0;
    second_count <= 0;
  end else begin
    if (second_count == 59) begin
      second_count <= 0;
      if (minute_count == 59) begin
        minute_count <= 0;
        if (hour_count == 23) begin
          hour_count <= 0;
        end else begin
          hour_count <= hour_count + 1;
        end
      end else begin
        minute_count <= minute_count + 1;
      end
    end else begin
      second_count <= second_count + 1;
    end
  end
end

// Beep module
always @(posedge clk) begin
  if (second_count == 0 && minute_count == 0 && beep_on == 0) begin
    beep_on <= 1;
  end else if (second_count == 1 && minute_count == 0 && beep_on == 1) begin
    beep_on <= 0;
  end
  beep <= beep_on;
end

// Output module
assign hour = hour_count;
assign minute = minute_count;
assign second = second_count;

endmodule

在上面的代码中，计数器模块使用了一个嵌套的if-else语句，以确保小时，分钟和秒数都在正确的范围内。Beep模块利用了计数器模块的输出，控制了蜂鸣器的响铃。输出模块将计时器模块的输出分配给时钟的小时，分钟和秒钟部分。