基于上述代码写出仿真文件

以下是一个简单的仿真文件示例：

`timescale 1ns/1ps

module tb_vlg_trig;

    // Inputs
    reg i_clk;
    reg i_rst_n;
    reg i_clk_en;

    // Outputs
    wire o_trig;

    // Instantiate the Unit Under Test (UUT)
    vlg_trig uut (
        .i_clk(i_clk),
        .i_rst_n(i_rst_n),
        .i_clk_en(i_clk_en),
        .o_trig(o_trig)
    );

    initial begin
        // Initialize Inputs
        i_clk = 0;
        i_rst_n = 1;
        i_clk_en = 0;

        // Wait for initial reset to complete
        #10;
        i_rst_n = 0;
        #10;
        i_rst_n = 1;

        // Toggle clock enable and clock signals
        for (int i = 0; i < 20; i++) begin
            i_clk_en = 1;
            #5;
            i_clk_en = 0;
            #5;
            i_clk = ~i_clk;
        end

        // Add additional tests here

        // End simulation
        $finish;
    end

endmodule

这个仿真文件生成了一个时钟信号 i_clk、一个复位信号 i_rst_n 和一个时钟使能信号 i_clk_en，以及一个触发信号 o_trig。仿真文件实例化了 vlg_trig 模块，并为其连接输入和输出信号。仿真文件使用 initial 语句实现了一组简单的测试，其中在时钟使能信号为 1 时，时钟信号会翻转，并且在计数值为 1~10 之间时触发信号会输出高电平。