verilog 语言 让两组数据交替进入fifo并输出

在 Verilog 中，要让两组数据交替进入 FIFO 并输出，你需要使用模块、数据流以及状态机的概念。下面是一个简单的示例，说明如何设计这样的系统：

module fifo_interleaved (
    input [7:0] data_in_1,   // 第一组数据输入
    input [7:0] data_in_2,   // 第二组数据输入
    output reg [7:0] data_out, // 输出数据
    input clk,                // 主时钟
    input rst                 // 重置信号
);

// 定义两个大小相同的 FIFO 存储数组，假设容量为 8
typedef array [7:0] data_type [8];
reg [7:0] fifo_1 [8], fifo_2 [8];  // FIFO_1 和 FIFO_2
reg write_ptr_1, write_ptr_2;       // 写指针
reg read_ptr_1, read_ptr_2;         // 读指针

always @(posedge clk or posedge rst) begin
    if (rst) begin
        write_ptr_1 <= 0;
        write_ptr_2 <= 0;
        read_ptr_1 <= 0;
        read_ptr_2 <= 0;
    end else if (write_ptr_1 == 8'b0000_0001) begin
        // 当 FIFO_1 满时，清空 FIFO_2 并开始写入 FIFO_1
        fifo_2 <= '{default: 8'hFF};
        write_ptr_1 <= 0;
    end else if (write_ptr_2 == 8'b0000_0001) begin
        // 类似地，当 FIFO_2 满时，清空 FIFO_1 并开始写入 FIFO_2
        fifo_1 <= '{default: 8'hFF};
        write_ptr_2 <= 0;
    end

    // 数据写入 FIFO
    if (write_ptr_1 != read_ptr_1) begin
        fifo_1[write_ptr_1] <= data_in_1;
        write_ptr_1 <= write_ptr_1 + 1;
    end
    if (write_ptr_2 != read_ptr_2) begin
        fifo_2[write_ptr_2] <= data_in_2;
        write_ptr_2 <= write_ptr_2 + 1;
    end

    // 数据交替读取
    if (read_ptr_1 != write_ptr_1 && read_ptr_2 != write_ptr_2) begin
        data_out <= (write_ptr_1 < write_ptr_2) ? fifo_1[read_ptr_1] : fifo_2[read_ptr_2];
        read_ptr_1 <= read_ptr_1 + 1;
        read_ptr_2 <= read_ptr_2 + 1;
    end
end

endmodule

在这个例子中，我们首先初始化了两个 FIFO 存储数组，并使用 write_ptr 和 read_ptr 来跟踪当前写入和读取的位置。每当一个 FIFO 满时，我们会切换到另一个 FIFO。每次时钟上升沿，都会检查 FIFO 是否准备好写入或读取，并按照顺序交替处理数据。