主从jk触发器的波形图

主从JK触发器是一种常见的时序电路，由两个JK触发器级联组成。当时钟信号到来时，主触发器的输出被锁存到从触发器中，从而实现了状态的延迟传输。下面是主从JK触发器的波形图：


在上图中，CLK表示时钟信号，J和K分别表示输入端口，Q和Q'分别表示输出端口，Q(t)和Q(t+1)分别表示时钟信号上升沿之前和之后的输出状态。可以看出，当时钟信号上升沿到来时，主触发器的输出状态被锁存到从触发器中，并在下一个时钟周期中被保持不变。