verilog拼接符中允许有变量吗

是的，Verilog拼接符中可以使用变量。拼接符`{}`可以用于将多个信号拼接成一个信号向量。在拼接符中，您可以使用常量和变量来表示所需的信号。例如，如果您有两个变量`a`和`b`，并且您想要将它们拼接成一个向量，可以使用以下语法：

wire [7:0] a;
wire [7:0] b;
wire [15:0] ab;

assign ab = {a, b};

在此示例中，`a`和`b`都是8位宽的信号，`ab`是一个16位宽的信号，它是将`a`和`b`拼接在一起的结果。