利用有限状态机，设计一个从输出信号序列中检测出101信号。检测到101，输出一个周期宽度的脉冲。 要求：具有异步复位功能。设计TESTBENCH。当检测到101信号，TESTBENCH会打印出 “程序运行时间+Detect 101!”。TESTBENCH具有FINISH功能，时钟20MHz，同时基于仿真器命令可以改变时钟速度。

这是一个比较具体的技术问题，需要具备一定的硬件设计和Verilog语言基础才能回答。以下是简要的思路和代码示例供参考：

1. 设计有限状态机，考虑到异步复位功能，需要增加一个RESET状态，表示系统正在复位状态。状态转移如下：

RESET -> S0: 输入0
RESET -> RESET: 输入1
S0 -> S1: 输入1
S1 -> S2: 输入0
S2 -> S3: 输入1
S3 -> S1: 输入1

其中，S0 ~ S3 表示状态，输入 0 或 1 为输入信号。

2. 在状态机中，记录上一次输入的信号值，用于判断是否出现 101 信号。如果出现，输出一个周期宽度的脉冲，并跳转回 S0 状态。

3. 设计测试平台，包括时钟模块、信号生成模块、状态机模块和检测模块。测试平台需要支持异步复位功能和时钟速度变化。

4. 测试平台的检测模块需要在检测到 101 信号时输出信息，并通过仿真器命令触发 FINISH 功能。

下面是 Verilog 代码示例：

module detect_101(
    input clk, // 时钟信号
    input rst, // 复位信号
    input data, // 输入信号
    output reg pulse // 输出脉冲信号
);

    // 定义状态
    parameter [1:0] RESET = 2'b00;
    parameter [1:0] S0 = 2'b01;
    parameter [1:0] S1 = 2'b10;
    parameter [1:0] S2 = 2'b11;
    parameter [1:0] S3 = 2'b10;

    // 定义状态寄存器和状态转移逻辑
    reg [1:0] state, next_state;
    always @(posedge clk or negedge rst) begin
        if (rst == 0) begin
            state <= RESET;
        end else begin
            state <= next_state;
        end
    end
    always @(*) begin
        next_state = state;
        case (state)
            RESET: begin
                if (data == 0) begin
                    next_state = S0;
                end else begin
                    next_state = RESET;
                end
            end
            S0: begin
                if (data == 1) begin
                    next_state = S1;
                end else begin
                    next_state = S0;
                end
            end
            S1: begin
                if (data == 0) begin
                    next_state = S2;
                end else begin
                    next_state = S1;
                end
            end
            S2: begin
                if (data == 1) begin
                    next_state = S3;
                end else begin
                    next_state = S2;
                end
            end
            S3: begin
                if (data == 1) begin
                    pulse <= 1;
                    next_state = S0;
                end else begin
                    next_state = S1;
                end
            end
        endcase
    end

    // 定义输出脉冲
    always @(posedge clk or negedge rst) begin
        if (rst == 0) begin
            pulse <= 0;
        end else begin
            if (state == S3) begin
                pulse <= 1;
            end else begin
                pulse <= 0;
            end
        end
    end

endmodule

module detect_101_tb;

    // 定义时钟信号和复位信号
    reg clk;
    reg rst;

    // 定义输入信号和输出信号
    reg data;
    wire pulse;

    // 实例化检测模块
    detect_101 detect_101_inst(
        .clk(clk),
        .rst(rst),
        .data(data),
        .pulse(pulse)
    );

    // 定义仿真器命令
    initial begin
        $dumpfile("detect_101.vcd");
        $dumpvars(0, detect_101_tb);
        $monitor($time, " Detect 101!");
        #100 $finish;
    end

    // 定义时钟信号
    always #10 clk <= ~clk;

    // 定义测试信号
    always @(posedge clk) begin
        if ($time < 200) begin
            data <= 0;
        end else if ($time < 300) begin
            data <= 1;
        end else if ($time < 400) begin
            data <= 0;
        end else if ($time < 500) begin
            data <= 1;
        end else if ($time < 600) begin
            data <= 0;
        end else if ($time < 700) begin
            data <= 1;
        end else if ($time < 800) begin
            data <= 1;
        end else if ($time < 900) begin
            data <= 0;
        end else begin
            data <= 1;
        end
    end

    // 定义复位信号
    always #20 rst <= 0;
    initial #100 rst <= 1;

endmodule