JK鉴相器的verilog代码

JK触发器（J-K Flip-Flop）是一种双稳态触发器，通常用于存储数据或作为同步电路的一部分。在Verilog中，JK触发器的代码会定义它的输入端（J和K），输出端（Q和Qn），以及它们之间的逻辑关系。以下是一个基本的JK触发器的Verilog代码示例：

module JKFF(
    input wire J,    // J 输入
    input wire K,    // K 输入
    output reg Q,   // 本次状态
    output reg Qn,  // 上次状态（ complemented Q）
    input wire clk  // 时钟信号
);

always @(posedge clk) begin
    if (J && !K)  // J=1, K=0：置位
        Q <= 1'b1;
    else if (!J && K) // J=0, K=1：复位
        Q <= 1'b0;
    else            // J=K=0 或者 J=K=1，维持当前状态
        Q <= Q; 

    Qn <= ~Q;     // 更新Qn，即上一次状态的反
end

endmodule