Verilog标识符

Verilog是一个硬件描述语言(HDL)，它允许工程师设计数字电路和系统级的描述。在Verilog中，标识符是非常重要的组成部分，它们用来命名模块、信号、变量、常量等。

**Verilog标识符规则**：
1. **名称长度**：无特定字符限制，但推荐不超过31个字符。
2. **字符组成**：可以包含字母(a-z, A-Z)、数字(0-9)以及下划线(_)，但第一个字符不能是数字。
3. **保留关键字**：Verilog有一些关键词如`always`, `if`, `endmodule`等，不能作为标识符使用。
4. **大小写敏感**：`my_signal`和`My_Signal`是两个不同的标识符。
5. **模块命名**：模块名通常以大写字母开头，表示它是一个顶层实体。
6. **局部标识符**：一般在函数内部使用的标识符应避免与其他作用域内的标识符冲突。

**命名约定**：
- 使用有意义的单词组合，例如`counter`, `dataIn`, `clockEdge`。
- 避免使用空格，而是用下划线分隔单词。
- 对于模块输入/输出，前缀I/O（例如`input clk`, `output reg mySignal`）。