Error (12007): Top-level design entity "adder" is undefined

这个错误提示意味着在你的设计中，名为 "adder" 的顶层实体未被定义。这通常是由于以下原因之一导致的：

1. 你的设计文件中没有定义名为 "adder" 的顶层实体。
2. 实体名拼写错误或大小写不正确。
3. 实体定义在其他文件中，但是在当前文件中未正确引用。

你需要检查你的设计文件，确保顶层实体被正确定义，并且在需要的地方正确引用。如果你仍然无法解决问题，请提供更多的信息，例如设计文件的代码片段和错误的完整消息。

相关问题

Error (12007): Top-level design entity "polar" is undefined

这个错误提示通常表示在你的代码中，有一个名为 "polar" 的顶层设计实体（Top-level design entity），但是该实体并没有被定义，可能是因为你没有正确地包含相关的文件或者代码存在语法错误导致无法被识别。你需要检查你的代码，并确保所有的实体都有正确的定义和包含。另外，你也需要检查一下文件路径和文件名是否正确。

Error (12007): Top-level design entity "ly" is undefined

这个错误通常是由于 Quartus Prime 工程中没有定义顶层设计实体，或者定义的顶层实体名称与 Verilog HDL 代码中的模块名称不一致所导致的。

要解决这个错误，您需要确保工程中已经定义了顶层设计实体，并且该实体的名称与 Verilog HDL 代码中的模块名称一致。

在 Quartus Prime 中定义顶层设计实体的方法如下：
1. 在工程目录下新建一个新的 Verilog HDL 文件，并在其中定义顶层设计实体。例如：

module top(
    // 输入和输出端口
    input clk,
    input [3:0] sw,
    output [7:0] seg,
    output [7:0] sel
);

// 实例化动态显示模块
dynamic_display dd_inst(
    .clk(clk),
    .sw(sw),
    .seg(seg),
    .sel(sel)
);

endmodule

2. 在 Quartus Prime 工程中添加该 Verilog HDL 文件，并将其设为顶层设计实体。具体来说，可以通过以下步骤完成：
- 打开 Quartus Prime 工程
- 在左侧的项目导航栏中找到该 Verilog HDL 文件，右键单击该文件并选择“Set as Top-Level Entity”选项
- 确认设置，并编译 Quartus Prime 工程

如果您已经定义了顶层设计实体，并且名称一致，但仍然遇到了这个错误，那么可能是由于 Quartus Prime 工程中的设置出现了问题。您可以尝试重新创建一个新的 Quartus Prime 工程，并将 Verilog HDL 代码和其他必要的文件添加到该工程中，然后再试一次。