SV coverage iff详细用法

"SV coverage" 是 SystemVerilog 中用于描述测试覆盖率的语法。它可以用于检查设计的测试用例是否覆盖了所需的某些语句、分支或条件。具体来说，它提供了一种机制来衡量测试的质量和完整性。

使用 "SV coverage" 可以创建一个覆盖目标，该目标指定了需要被测试覆盖的语句、分支或条件。然后，测试程序可以通过检测这些目标是否被覆盖来确定测试的质量。

下面是一个简单的示例，展示如何使用 "SV coverage" 来检查一个模块的分支覆盖率：

module my_module(input clk, input a, input b, output reg c);

  always @(posedge clk) begin
    if (a && b) begin
      c <= 1;
    end else if (a || b) begin
      c <= 0;
    end else begin
      c <= 1;
    end
  end
  
  initial begin
    // 创建一个覆盖目标，用于检测 a 和 b 的所有组合是否被测试覆盖
    covergroup my_covergroup @(posedge clk);
      option.per_instance = 1;
      my_option: coverpoint {a, b} iff (c == 0);
    endgroup
  
    // 执行测试用例，检查是否覆盖了目标
    my_test: assert property (@(posedge clk) disable iff (c==0) my_covergroup.my_option);
  end
  
endmodule

在上面的示例中，创建了一个名为 "my_covergroup" 的覆盖目标，它包含了一个名为 "my_option" 的覆盖点，用于检查输入 a 和 b 的所有组合是否被测试覆盖。然后，在 initial 块中，使用 "assert property" 语句来检查是否覆盖了目标。如果所有组合都被测试覆盖，则该断言将保持成功状态。