写一个基于fpga对正弦余弦AD采样的程序并在modelsim中仿真出波形

这里提供一个基本的FPGA对正弦余弦AD采样的Verilog程序样例，供您参考：

module sin_cos_adc(
    input clk,         // 时钟信号
    input rst,         // 复位信号
    input [7:0] sin_in, // 正弦信号输入
    input [7:0] cos_in, // 余弦信号输入
    output reg [7:0] adc_sin_out, // 正弦ADC输出
    output reg [7:0] adc_cos_out // 余弦ADC输出
);

reg [7:0] adc_cnt = 0; // 计数器
reg [7:0] adc_sin_data = 0; // 正弦ADC数据
reg [7:0] adc_cos_data = 0; // 余弦ADC数据

always @(posedge clk) begin
    if (rst) begin
        adc_cnt <= 0;
        adc_sin_data <= 0;
        adc_cos_data <= 0;
    end else begin
        adc_cnt <= adc_cnt + 1;
        if (adc_cnt == 10) begin
            adc_cnt <= 0;
            adc_sin_data <= sin_in;
            adc_cos_data <= cos_in;
        end
    end
end

assign adc_sin_out = adc_sin_data;
assign adc_cos_out = adc_cos_data;

endmodule

这个程序实现了一个简单的ADC采样模块，可以对8位正弦和余弦信号进行采样，并分别将采样结果输出到8位正弦ADC输出端口和8位余弦ADC输出端口。在这个模块中，时钟信号和复位信号需要外部提供，正弦和余弦信号输入需要用户通过其他方式提供，这里直接使用了两个8位的输入端口。

为了仿真这个模块，可以使用ModelSim进行仿真。以下是一个简单的仿真测试程序：

`timescale 1ns / 1ns

module sin_cos_adc_tb();

reg clk;
reg rst;
reg [7:0] sin_in;
reg [7:0] cos_in;
wire [7:0] adc_sin_out;
wire [7:0] adc_cos_out;

sin_cos_adc dut (
    .clk(clk),
    .rst(rst),
    .sin_in(sin_in),
    .cos_in(cos_in),
    .adc_sin_out(adc_sin_out),
    .adc_cos_out(adc_cos_out)
);

initial begin
    clk = 0;
    rst = 1;
    sin_in = 0;
    cos_in = 0;
    #10 rst = 0;
    #100 $finish;
end

always #5 clk = ~clk;

initial begin
    $dumpfile("sin_cos_adc.vcd");
    $dumpvars(0, sin_cos_adc_tb);
    #10 sin_in = 100;
    #10 cos_in = 200;
    #100 sin_in = 50;
    #100 cos_in = 150;
end

endmodule

这个测试程序实例化了sin_cos_adc模块，并对其进行了简单的测试。在测试过程中，时钟信号和复位信号由测试程序提供，正弦和余弦信号输入则在仿真过程中动态改变。仿真结果可以通过ModelSim的波形查看功能进行观察和分析。