奇数偶数分频器verilog代码

### 奇数和偶数分频器 Verilog 实现

#### 偶数分频器实现
对于偶数分频，可以通过简单的计数逻辑来完成。每当输入时钟上升沿到来时，计数值增加直到达到设定的最大值的一半减一，此时输出翻转一次。

module even_divider #(parameter DIVIDE_BY = 2)(
    input wire clk,
    input wire reset,
    output reg divided_clk
);
    
    reg [$clog2(DIVIDE_BY)-1:0] counter;

    always @(posedge clk or posedge reset) begin
        if (reset)
            counter <= 0;
        else if (counter == (DIVIDE_BY/2 - 1))
            counter <= 0;
        else
            counter <= counter + 1;
    end
    
    always @(posedge clk or posedge reset) begin
        if (reset)
            divided_clk <= 0;
        else if (counter == (DIVIDE_BY/2 - 1))
            divided_clk <= ~divided_clk;
    end
endmodule

此模块通过参数`DIVIDE_BY`设置所需的分频系数[^1]。

#### 奇数分频器实现
奇数分频稍微复杂一些，因为无法做到完全对称的50%占空比。一种常见的方法是在半个周期内使能高电平，在另一半个周期内保持低电平，从而形成接近但不等于50%的占空比。

module odd_divider #(parameter ODD_DIVIDER = 3)( // 设定为奇数
    input wire clk,
    input wire reset,
    output reg divided_clk
);

    localparam HALF_PERIOD = (ODD_DIVIDER / 2); 

    reg [$clog2(ODD_DIVIDER):0] count;  

    initial divided_clk = 0;

    always @(posedge clk or posedge reset) begin
        if(reset) begin
            count <= 0;
            divided_clk <= 0;
        end else begin
            case(count)
                0 : divided_clk <= 1'b1;
                HALF_PERIOD : divided_clk <= 1'b0;
                default:;
            endcase
            
            if(count >= ODD_DIVIDER-1)
                count <= 0;
            else 
                count <= count + 1;
        end
    end
endmodule

上述代码展示了如何创建具有特定奇数分频比例的时钟信号，并且尽可能维持较高的占空比准确性[^2]。