编写一个处理两个输入的与门逻辑的Verilog Testbench (TB) 文件

在Verilog中编写一个处理两个输入的与门（AND gate）逻辑的Testbench (TB) 文件，主要是为了测试该逻辑模块的行为是否符合预期。以下是一个简单的示例，假设我们有一个名为`and_gate`的模块，接受输入`a`和`b`，并返回它们的逻辑与：

// 定义模块接口
module and_gate (
    input wire a,
    input wire b,
    output reg result
);

// 实现部分
always @(*) begin
    if (a && b) // 或者可以写成 `result = a & b;`
        result = 1;
    else
        result = 0;
end

endmodule

// Testbench文件
module and_gate_tb;

// 创建并初始化输入信号
reg [1:0] a = 1'b0;
reg [1:0] b = 1'b0;

// 输出信号的结果
wire result;

// 配置测试数据和驱动模块
initial begin
    #10 $display("Testing with a=%d, b=%d", a, b);
    
    // 设置输入值并读取结果
    a = 1'b1;   // 第一次测试，a=1, b=0 => result应该是0
    #10 $display("Result after a=1, b=0: %b", result);
    
    a = 1'b0;   // 第二次测试，a=0, b=0 => result应该是0
    #10 $display("Result after a=0, b=0: %b", result);
    
    a = 1'b1;   // 第三次测试，a=1, b=1 => result应该是1
    #10 $display("Result after a=1, b=1: %b", result);
    
    // 清除信号以便于下一轮测试
    a = 1'b0;   
    b = 1'b0;
    
    #10 $finish;  // 结束仿真
end

// 连接模块到TB
and_gate DUT(a, b, result);  // DUT代表Design Under Test（待测设计）

endmodule