verilog中两个数相乘

在Verilog中，可以使用乘法操作符 (*) 来实现两个数的相乘。以下是一个简单的例子：

module multiplier(input [7:0] a, b, output [15:0] result);
    assign result = a * b;
endmodule

在上面的例子中，我们定义了一个名为multiplier的模块，它有两个8位的输入信号a和b，以及一个16位的输出信号result。在assign语句中，我们使用乘法操作符将输入信号a和b相乘，并将结果赋值给输出信号result。

请注意，根据数据的位宽和需要的精度，你可能需要调整输入和输出信号的位宽。此外，还可以使用其他乘法器实现更复杂的乘法功能，这取决于你的具体需求。