Verilog怎样产生不重复的随机数

在 Verilog 中，可以使用 $random 函数来产生随机数。为了避免重复，可以使用 $urandom 函数，该函数会根据系统时钟产生更加随机的数值。同时，可以使用 $dist_uniform 函数来产生不重复的随机数序列。

下面是一个使用 $dist_uniform 函数产生不重复随机数的例子：

module testbench;

  // 定义随机数生成器
  randomize();

  // 定义随机数分布
  dist d = new;

  // 初始化随机数分布
  initial begin
    d = new(0, 9);
    d.init();
  end

  // 产生不重复的随机数序列
  integer i;
  for (i = 0; i < 10; i++) begin
    $display("Random number %d: %d", i, d.random());
  end

endmodule