verilog设计16位计数器

下面是一个简单的Verilog代码，实现了一个16位计数器：

module counter(
    input clk,
    input reset,
    output reg [15:0] count
);

always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 16'h0000;
    end else begin
        count <= count + 1;
    end
end

endmodule

在这个代码中，我们定义了一个模块 `counter`，它有一个时钟输入 `clk`，一个复位输入 `reset`，和一个16位输出 `count`，用于计数器的计数。

在 `always` 块中，我们使用了 `posedge` 关键字来指示在时钟上升沿时执行计数操作。如果复位信号为高电平，则计数器的值被重置为0。否则，计数器的值会自增1。

请注意，这个代码只是一个基本的计数器实现。你可能需要根据你的具体需求进行一些修改。