SystemVerilog：实现一个简单的 FIFO 模块，具有 push 和 pop 功能，确保 FIFO 满和空状态能正确处理。

SystemVerilog是一种硬件描述语言(HDL)，它用于设计并验证复杂数字系统如FPGA和ASIC。要实现一个简单的FIFO模块，我们可以使用模块化结构，数据队列以及条件信号来管理满、空状态。下面是一个基本的FIFO模块示例，包含了push和pop操作：

module fifo #(parameter WIDTH = 8, DEPTH = 4) (
    input wire clk,
    input wire rst,
    // 数据输入端口
    input wire [WIDTH-1:0] din,
    // 写使能
    input wire write_en,
    // 数据输出端口
    output reg [WIDTH-1:0] dout,
    // 读使能
    output wire read_en,
    // 输出指示是否为空
    output wire empty,
    // 输出指示是否已满
    output wire full
);

    reg [DEPTH-1:0] data [0:DEPTH-1]; // 存储数组
    integer i;

    // 当rst为低电平时清零FIFO
    always @(posedge clk or posedge rst) if (rst) begin
        data <= 8'b0;
        empty <= 1'b1;
        full <= 1'b0;
    end else begin
        if (write_en && !full) begin
            data[i] <= din; // 如果不是满，写入新数据
            i = (i + 1) % DEPTH; // 循环索引
            full <= 1'b0; // 更新满状态
        end
        if (read_en && !empty) begin
            dout <= data[0]; // 如果不是空，读取数据
            empty <= 1'b0; // 更新空状态
            data <= {data[1:DEPTH], 8'b0}; // 移除头部元素
        end
    end

endmodule

在这个例子中，`clk`是时钟信号，`rst`是复位信号，`din`是数据输入，`write_en`控制写入操作，`dout`是数据输出，`read_en`控制读出操作，`empty`和`full`分别是FIFO空和满的状态信号。