System Verilog中，while循环和for循环本身允许被直接参数化

在System Verilog中，`while` 和 `for` 循环可以被参数化，也就是它们的迭代条件或者范围可以通过参数传递。这使得设计者能够编写更具灵活性的模块或函数，可以根据运行时提供的参数动态地控制循环的行为。

例如，对于 `while` 循环：

module my_module #(parameter N = 10) (
  input wire clk,
  // 其他输入和输出
);
  integer i;
  initial begin
    i = 0;
    while (i < N) begin
      // 循环体...
      i = i + 1;
    end
  end
endmodule

在这个例子中，`N` 参数默认为10，但如果需要改变循环次数，只需更改`my_module`实例化时传入的不同值。

同样，`for` 循环也可以接受参数：

function void for_loop_example #(parameter range = 1:10) (
  input wire clk,
  // 其他输入和输出
);
  integer j;
  for (j = range.first; j <= range.last; j = j + 1) begin
    // 循环体...
  end
endfunction

这里，`range` 参数定义了一个整数范围，可以自定义迭代的步进和结束值。