$setuphold
时间: 2023-08-29 21:05:02 浏览: 159
$setuphold是一种在电路设计中用于进行时序检查的函数。它是由工艺厂商提供的工艺库模型中定义的,用于描述标准单元(std cell)的时序特性。在时序检查中,$setuphold函数用于确保数据在触发器(DFF)的输入端口上满足设置时间(setup time)和保持时间(hold time)的要求。\[1\]\[2\]需要注意的是,无论是setup还是hold时间,它们的和必须是正值,因为setup时间必然发生在hold时间之前。同时,在SDF3.0版本中,$setuphold函数支持负的时序检查,而单独的$setup或$hold函数是不支持负的时序检查的。\[2\]在进行后仿时,需要确保verilog模型和SDF文件在时序检查的地方相互对应,否则可能会导致错误。\[2\]此外,编译器选项+notimingcheck可以用于在vcs编译过程中禁用$setuphold等函数的编译,从而不进行任何的时序检查。\[3\]
#### 引用[.reference_title]
- *1* *2* *3* [如何理解negative timing check](https://blog.csdn.net/zyn1347806/article/details/105476612)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control,239^v3^insert_chatgpt"}} ] [.reference_item]
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