verilog数字钟实验

Verilog数字钟实验是一种基于FPGA的数字电路实验，旨在让学生掌握数字钟的工作原理，计数器级联构成更大模值计数器的方法，以及使用Verilog描述简单的时序逻辑电路。该实验将电路分成时间计数器模块、数码管显示模块和状态机控制器模块，通过状态机控制器模块根据按键输入和时间计数器是否差5秒整点，从正常计时状态转换到调整时间状态或者整点报时状态，并发出对应的控制信号，完成调整时间计数器计数值或者整点报时的功能。时间计数器由秒、分、时三个计数器级联构成，对1Hz的时钟进行计数，分别产生秒、分、时的计数值。学生需要使用Verilog编写程序，进行编译、仿真和管脚分配，最终实现数字钟的功能。