Verlog 建立全局变量

在 Verilog 中，可以使用 `parameter` 或 ``define` 语句来定义全局常量，这些常量可以在整个设计中使用。而对于全局变量，可以采用以下两种方式来实现：

1. 使用 `reg` 或 `wire` 类型定义全局信号，并在模块的顶层实例化时连接到需要访问该信号的模块中。

举个例子，如果我们需要在 `module1` 和 `module2` 中访问同一个全局变量 `global_var`，可以这样定义：

module top;
  reg global_var;
  module1 m1(.global_var(global_var));
  module2 m2(.global_var(global_var));
endmodule

module module1 (
  input wire global_var
);
  // ...
endmodule

module module2 (
  input wire global_var
);
  // ...
endmodule

2. 使用 SystemVerilog 中的 `static` 关键字来定义静态变量，静态变量的作用域为整个文件。

举个例子，如果我们需要在文件中的不同模块中访问同一个静态变量 `global_var`，可以这样定义：

module module1;
  static int global_var;
  // ...
endmodule

module module2;
  // ...
  initial begin
    // 访问静态变量
    module1.global_var = 0;
  end
endmodule

需要注意的是，第二种方法需要使用 SystemVerilog 才能实现。