写一段三线八线译码器的verilog代码，要求有使能端控制

在Verilog HDL（硬件描述语言）中，我们可以编写一个简单的三线（3-to-8线）译码器模块，它接受三个输入信号（通常称为A、B、C），并且有一个使能（ENABLE）输入来控制译码过程。当使能有效（高电平）时，译码器将输出一个0到7的线选信号，对应于输入组合。下面是一个基本的示例：

module three_to_eight_decoder (
    input wire [2:0] A, B, C, // 三位输入
    input wire ENABLE,         // 使能信号
    output reg [7:0] outputs // 八位输出
);

// 编码表存储了所有可能的输入组合及其对应的输出
localparam [2:0, 7:0] DECODER_TABLE = [
    {0, 0, 0}, {0, 0, 1}, {0, 0, 2}, {0, 0, 3}, {0, 1, 4},
    {0, 1, 5}, {0, 1, 6}, {0, 1, 7}, {1, 0, 0}, {1, 0, 1},
    {1, 0, 2}, {1, 0, 3}, {1, 1, 0}, {1, 1, 1}, {1, 1, 2},
    {1, 1, 3}
];

always @(posedge ENABLE) begin
    if (ENABLE) begin
        outputs <= DECODER_TABLE[A, B, C]; // 当使能有效，根据编码表选择输出
    end else begin
        outputs <= 8'b0; // 如果使能无效，清零输出
    end
end

endmodule