用verilog语言完整地实现74ls90的.XDC引脚约束怎么写

在Verilog HDL中，74LS90是一个四输入双JK触发器，用于数字时序逻辑设计。XDC（Design Constraint）文件是一种XML格式的文件，它包含了针对特定设计目标的布局、放置、电源管理等约束信息。对于74LS90的XDC约束，我们需要关注IO引脚的驱动强度、扇出（fanout）、位置和方向等。

下面是一个简单的例子，展示如何在XDC文件中定义74LS90的I/O引脚约束，假设我们关心的是J（Input J），K（Input K），Q（Output Q）和Clock（Clock Input）这几部分：

<?xml version="1.0"?>
<XDC version="1.2">
  <module instance_name="74LS90" prefix="U0_">
    <pin>
      <name>J</name>
      <direction>input</direction>
      <nettype>digital</nettype>
      <driver_strength>strong</driver_strength>
      <max_fanout>8</max_fanout>
    </pin>
    <pin>
      <name>K</name>
      <direction>input</direction>
      <nettype>digital</nettype>
      <!-- 类似于J引脚的约束 -->
    </pin>
    <pin>
      <name>Q</name>
      <direction>output</direction>
      <nettype>digital</nettype>
      <!-- 输出引脚通常不需要额外约束，除非有特殊要求 -->
    </pin>
    <pin>
      <name>Clock</name>
      <direction>input</direction>
      <clock>true</clock>
      <!-- 确保时钟信号的上升沿/下降沿延迟满足系统规范 -->
      <setuphold_time>5ns</setuphold_time>
      <period>10ns</period>
    </pin>
  </module>
</xdc>