vhdl语言基础代码

VHDL（VHSIC Hardware Description Language，全称为：Very High Speed Integrated Circuit Hardware Description Language，非常高速集成电路硬件描述语言）是一种用于数字电路设计的硬件描述语言，它可以描述数字系统中的电路行为、结构和时序等信息。以下是一个简单的VHDL语言基础代码示例，用于实现一个2:1的多路选择器：

library ieee;
use ieee.std_logic_1164.all;

entity mux21 is
    port (a, b, sel : in std_logic;
          y : out std_logic);
end mux21;

architecture mux21_arch of mux21 is
begin
    y <= a when sel = '0' else b;
end mux21_arch;

这段代码定义了一个名为mux21的实体(entity)，其中包含了3个输入端口(a, b, sel)和1个输出端口(y)。在体(architecture)内部，使用了一个简单的三目运算符，当sel端口等于'0'时，输出端口y连接到a端口上，否则连接到b端口上。这样就实现了一个2:1的多路选择器。