写出上述PWM信号调制器的verilog代码，并注释

编写Verilog代码来模拟一个基本的PWM信号调制器会涉及一些关键组件，如计数器、比较器和数据分配逻辑。由于这是文本平台，我将给出一个简化版本的基本框架，完整的代码可能需要几百行，这里只展示核心部分。假设我们已经有一个输入的频率寄存器（freq_reg）、占空比寄存器（duty_reg），以及一个预设的正弦波形存储器（sin_wave）：

// 定义模块参数
parameter WIDTH = 8; // 位宽

// 定义输入和输出端口
input wire [WIDTH-1:0] freq_reg, duty_reg;
input wire [WIDTH-1:0] sin_wave;
output reg [WIDTH-1:0] pwm_out;

// 定义计数器
reg [WIDTH-1:0] counter;

// 比较器模块
always @(posedge clk) begin
    if (counter == freq_reg * duty_reg) begin
        pwm_out = ~pwm_out; // 输出反转（对应于占空比）
        counter <= 0; // 清零计数器
    end else begin
        counter <= counter + 1; // 计数加一
    end
end

// 正弦波形映射
always @(posedge clk) begin
    integer phase = sin_wave * freq_reg; // 根据频率和正弦波计算当前相位
    pwm_out = (phase >= counter) ? 1'b1 : 1'b0; // 如果计数值小于等于相位，则输出高电平
end

// 注释说明
// - `counter` 表示正在计数的PWM周期
// - `freq_reg` 和 `duty_reg` 分别用于设置PWM频率和占空比
// - `sin_wave` 输入的是预处理过的正弦波，用于特殊SPWM模式
// - `pwm_out` 为最终的PWM输出，其值会在一个周期内跟随正弦波的变化而变化

//