vivado闹钟系统

vivado闹钟系统是一个纯verilog开发的数字时钟系统，它具有以下功能：带有闹钟功能，可以设置整点报时，可以显示上下午，采用12/24小时制，并且可以报整点时数。该系统的开发使用了vivado2019.2版本，并且有相关的源码可供参考。通过对仿真结果的分析，可以得出结论，在时钟IP核的支持下，理论上可以实现任意时钟频率。<span class="em">1</span><span class="em">2</span><span class="em">3</span>
#### 引用[.reference_title]
- *1* [纯verilog开发的数字时钟系统，clock带闹钟，带整点报时,上下午显示，1224小时制，报整点时数](https://download.csdn.net/download/ccsss22/85312582)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 33.333333333333336%"]
- *2* [vivado2019.2版本中纯verilog开发的数字时钟系统，clock带闹钟，带整点报时,上下午显示，1224小时制，报整](https://download.csdn.net/download/leavemyleave/26952333)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 33.333333333333336%"]
- *3* [【FPGA教程案例9】基于vivado核的时钟管理器设计与实现](https://blog.csdn.net/ccsss22/article/details/125609473)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 33.333333333333336%"]
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