vivado 增减计数器

计数器可以分为加法计数器、减法计数器和可逆计数器。在Vivado中，可以使用Verilog HDL或VHDL语言来实现计数器的设计。下面是一个简单的Verilog HDL代码示例，实现一个4位加法计数器：

module counter(
    input clk, // 时钟信号
    input rst, // 复位信号
    output reg [3:0] count // 计数器输出
);

always @(posedge clk or posedge rst) begin
    if (rst) begin
        count <= 4'b0000; // 复位计数器
    end else begin
        count <= count + 1; // 计数器加1
    end
end

endmodule

在这个代码中，计数器的时钟信号为“clk”，复位信号为“rst”，计数器的输出为4位二进制数“count”。当复位信号为高电平时，计数器被复位为0；当时钟信号上升沿到来时，计数器加1。可以根据需要修改代码中的位数和计数方式来实现不同类型的计数器。