fpga按键消抖并加1

### FPGA 中按键消抖并实现加1操作

#### 使用 Verilog 实现按键消抖和计数器增加功能

为了实现在按下按钮时执行加1操作，并确保输入信号稳定，通常会采用同步滤波电路来消除按键抖动。下面是一个完整的模块设计，包含了按键去抖处理以及基于此触发的累加器。

module debounce_counter(
    input wire clk,          // 主时钟信号
    input wire rst_n,        // 复位信号 (低电平有效)
    input wire btn_in,       // 原始按键输入
    output reg [7:0] count   // 计数值输出
);

// 参数定义
parameter DEBOUNCE_PERIOD = 8'd50; // 定义去抖时间周期长度

reg [7:0] counter;
wire debounced_btn;

// 按键去抖逻辑
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        counter <= 8'b0;
        debounced_btn <= 1'b0;
    end else begin
        if (btn_in != debounced_btn) begin
            if (counter >= DEBOUNCE_PERIOD - 1) begin
                debounced_btn <= btn_in;
                counter <= 8'b0;
            end else begin
                counter <= counter + 1;
            end
        end else begin
            counter <= 8'b0;
        end
    end
end

// 累加器部分
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        count <= 8'b0;
    end else if (debounced_btn && !btn_in) begin
        count <= count + 1;
    end
end

endmodule

上述代码实现了两个主要的功能：一是通过一个简单的状态机结构完成对物理开关噪声的有效过滤；二是当检测到有效的边沿变化（即真正的按压事件）发生时，则使内部寄存器`count`自增一次[^1]。