fulladder结构verilog 语言设计一个结构化四位全加器

在Verilog语言中设计一个四位全加器（Full Adder）的结构化模块通常会包含三个输入（A、B和 Cin），以及两个输出（Sum和 Carry）。以下是创建一个基本的结构化全加器模块的例子：

module full_adder (
    input [3:0] A,      // 输入A是一个4位的二进制数
    input [3:0] B,      // 输入B同样是个4位的二进制数
    input carry_in,     // 进位输入 Cin
    output reg [3:0] sum, // 和 Sum是一个4位的二进制数
    output reg carry_out // 进位输出 Carry
);

// 定义内部寄存器用于存储计算过程
reg [3:0] temp_sum;

always @(*) begin
    // 计算Sum和Carry
    temp_sum = A + B + carry_in; // 使用三变量逻辑运算符
    sum = temp_sum & ~carry_in; // 取异或操作得到Sum，取非操作去掉进位影响
    carry_out = temp_sum[3];   // 将进位部分直接赋值给carry_out
end

endmodule